ddr2800unganged mode ddr2800( 三 )

33．针对Intel新型芯片的一代内存技术（但目前主要用于显卡内存），频率在800M以上，和DDR2相比优势如下：(1)功耗和发热量较小：吸取了DDR2的教训，在控制成本的基础上减小了能耗和发热量，使得DDR3更易于被用户和厂家接受。
34． (2)工作频率更高：由于能耗降低，DDR3可实现更高的工作频率，在一定程度弥补了延迟时间较长的缺点，同时还可作为显卡的卖点之一，这在搭配DDR3显存的显卡上已有所表现。
35． (3)降低显卡整体成本：DDR2显存颗粒规格多为4M X 32bit，搭配中高端显卡常用的128MB显存便需8颗。
36．而DDR3显存规格多为8M X 32bit，单颗颗粒容量较大，4颗即可构成128MB显存。如此一来，显卡PCB面积可减小，成本得以有效控制，此外，颗粒数减少后，显存功耗也能进一步降低。
37． (4)通用性好：相对于DDR变更到DDRDDR3对DDR2的兼容性更好。由于针脚、封装等关键特性不变，搭配DDR2的显示核心和公版设计的显卡稍加修改便能采用DDR3显存，这对厂商降低成本大有好处。
38．目前，DDR3显存在新出的大多数中高端显卡上得到了广泛的应用。设计DDR3在DDR2基础上采用的新型设计： DDR3 1．8bit预取设计，而DDR2为4bit预取，这样DRAM内核的频率只有接口频率的1/DDR3-800的核心工作频率只有100MHz 。
39． 2．采用点对点的拓朴架构，以减轻地址/命令与控制总线的负担。3．采用100nm以下的生产工艺，将工作电压从8V降至5V，增加异步重置（Reset）与ZQ校准功能。
40． DDR3与DDR2几个主要的不同之处：突发长度（Burst Length，BL）由于DDR3的预取为8bit，所以突发传输周期（Burst Length，BL）也固定为而对于DDR2和早期的DDR架构系统，BL=4也是常用的，DDR3为此增加了一个4bit Burst Chop（突发突变）模式，即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，届时可通过A12地址线来控制这一突发模式。
41．而且需要指出的是，任何突发中断操作都将在DDR3内存中予以禁止，且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。
42．寻址时序（Timing）就像DDR2从DDR转变而来后延迟周期数增加一样，DDR3的CL周期也将比DDR2有所提高。
43．DDR2的CL范围一般在2～5之间，而DDR3则在5～11之间，且附加延迟（AL）的设计也有所变化。
44．DDR2时AL的范围是0～而DDR3时AL有三种选项，分别是0、CL-1和CL-2 。另外，DDR3还新增加了一个时序参数——写入延迟（CWD），这一参数将根据具体的工作频率而定。
45． DDR3新增的重置（Reset）功能重置是DDR3新增的一项重要功能，并为此专门准备了一个引脚。
46．DRAM业界很早以前就要求增加这一功能，如今终于在DDR3上实现了。这一引脚将使DDR3的初始化处理变得简单。
47．当Reset命令有效时，DDR3内存将停止所有操作，并切换至最少量活动状态，以节约电力。在Reset期间，DDR3内存将关闭内在的大部分功能，所有数据接收与发送器都将关闭，所有内部的程序装置将复位，DLL（延迟锁相环路）与时钟电路将停止工作，而且不理睬数据总线上的任何动静。
48．这样一来，将使DDR3达到最节省电力的目的。DDR3新增ZQ校准功能 ZQ也是一个新增的脚，在这个引脚上接有一个240欧姆的低公差参考电阻。
49．这个引脚通过一个命令集，通过片上校准引擎（On-Die Calibration Engine，ODCE）来自动校验数据输出驱动器导通电阻与ODT的终结电阻值。
50．当系统发出这一指令后，将用相应的时钟周期（在加电与初始化之后用512个时钟周期，在退出自刷新操作后用256个时钟周期、在其他情况下用64个时钟周期）对导通电阻和ODT电阻进行重新校准。